PsramClkGen
PSRAM 用クロック生成 (rPLL 27 MHz → clk_mem 54 MHz)
設定 (docs/psram.md，UG286):
fCLKOUT = 27 * FBDIV(2) / IDIV(1) = 54 MHz，
fVCO = 54 * ODIV(16) = 864 MHz (GW1NR-9 C6/I5 許容 400-1200 MHz 内，DS117)．
位相調整出力 CLKOUTP は phy パッチで使用する (PSDA_SEL は初期値 90°=0100)． LOCK はロック過程でグリッチしうる (UG286 note) ため表示用途に留める． 実機結果 (2026-07-22): 54 MHz 動作と lock を LED で確認済み．
Clock Domains
| 'mem |
|---|
| 'memp |
| 'osc |
Ports
| i_clk | input | 'osc | clock | 基準クロック (27 MHz オシレータ) |
|---|---|---|---|---|
| o_clk_mem | output | 'mem | clock | clk_mem (54 MHz，位相 0°) |
| o_clk_mem_p | output | 'memp | clock | 位相シフト出力 (+90°，段2では未使用) |
| o_lock | output | 'osc | logic | PLL lock (非同期出力，表示用途のみ) |