PsramAxiBridge
AXI4-Lite ブリッジ + CDC (docs/psram.md「バス IF」「CDC」)
s_axi (27 MHz ドメイン) の単一アウトスタンディング要求を psram_pkg::req_t へ束ね，CdcHandshake で clk_mem 側の PsramCtrl へ渡す．応答は逆方向の handshake で受け，B/R チャネルへ 返す (常に OKAY．PSRAM はエラー応答を持たない)．
- AW と W は到着順非依存で合流し，両方揃ってから同時に受理する
- 初期化未完了時は PsramCtrl 側が要求を取らないため，AXI 側は 応答待ちのまま自然にブロックされる
Clock Domains
| 'axi |
|---|
| 'mem |
Ports
| i_clk_axi | input | 'axi | clock | AXI 側クロック (27 MHz) |
|---|---|---|---|---|
| i_rst_axi | input | 'axi | reset | AXI 側リセット |
| i_clk_mem | input | 'mem | clock | clk_mem (54 MHz) |
| i_rst_mem | input | 'mem | reset | mem 側リセット |
| s_axi | modport | 'axi | $std __axi4_lite_if__$std___axi4_lite_pkg__22__4__1 slave | AXI4-Lite スレーブ |
| o_req_valid | output | 'mem | logic | |
| i_req_ready | input | 'mem | logic | |
| o_req | output | 'mem | psram_pkg req_t | |
| i_rsp_valid | input | 'mem | logic | |
| o_rsp_ready | output | 'mem | logic | |
| i_rsp | input | 'mem | psram_pkg rsp_t |